X'tiswa tabilħaqq context switch, u għaliex din timporta?

Question

IT Interview Practice · Accepted Answer

**Context switch** huwa l-kernel li jissejvja l-istat tas-CPU tat-thread li qed jaħdem bħalissa (registers, program counter, stack pointer) u jirrestawra dak ta' thread ieħor, biex core wieħed ikun jista' jimmultiplexja ħafna threads. Iseħħ ma' kull preemption tal-ischeduler, syscall li jimblokka, jew interrupt — u mhux b'xejn.

## Fejn tinħeba l-ispiża

```text
DIRECT cost (visible, ~1–5 µs):
  save/restore registers · run scheduler logic · switch kernel stacks
  if PROCESS switch: also swap page tables (CR3) → FLUSHES the TLB

INDIRECT cost (often much larger):
  cold CPU CACHES → the new thread's data isn't in L1/L2/L3 → cache misses to RAM
  cold TLB        → address translations must be re-walked
  lost pipeline / branch-predictor state
```

L-ispiża **diretta** hija ftit mikrosekondi. L-ispiża **indiretta** — cache u TLB kesħin wara s-switch — spiss hija d-daqqa akbar: it-thread li deħel jaħdem bil-mod għal ftit hekk kif jissaħħan mill-ġdid il-caches tiegħu mill-memory prinċipali (għexieren sa mijiet ta' cycles għal kull miss).

## Switch ta' thread vs process

Li tissiċċja bejn **threads tal-istess process** huwa orħos: jaqsmu address space, u għalhekk il-page table (u t-TLB, fuq hardware mingħajr tagged TLBs / PCIDs) m'għandhomx għalfejn jinbidlu. Li tissiċċja **processes** addizzjonalment terġa' tgħabbi r-register tal-bażi tal-page-table u tradizzjonalment tagħmel flush lit-TLB — u għalhekk jiswa aktar.

## Għaliex timporta fil-prattika

- **Wisq threads** → l-ischeduler jagħmel thrashing, jonfoq cycles jissiċċja minflok jaħdem; wara ċertu punt, aktar threads mill-cores *inaqqas* it-throughput.
- Huwa l-argument ċentrali għall-mudelli **async / event-loop** (Node, nginx, `io_uring`) u **goroutines / green threads**: timmaniġġja ħafna konnessjonijiet bi ftit OS threads, u tevita switch għal kull request.
- Huwa għaliex il-**CPU pinning / affinity** jgħin servizzi sensittivi għall-latency — żomm thread fuq core wieħed biex tippreserva l-cache sħun tiegħu.
- Għadd għoli ta' context-switches involontarji (viżibbli f'`vmstat`, `pidstat`) huwa sintomu klassiku ta' lock contention jew CPU oversubscription.

## Għaliex huwa importanti

Din hija mistoqsija ta' livell senior għax tifred lil dawk li jafu t-*terminu* minn dawk li jifhmu *għaliex* huwa għali — u t-tweġiba reali (tniġġis tal-cache/TLB, mhux biss l-issejvjar tar-registers) tmexxi deċiżjonijiet arkitettoniċi: async I/O flok thread-per-request, tqisu tajjeb tad-daqs tat-thread pools skont l-għadd tal-cores, u l-użu tal-affinity. Torbot l-ischeduling, il-virtual memory, u l-CPU caches fi storja waħda ta' performance.

Fejn tinħeba l-ispiża

Switch ta' thread vs process

Għaliex timporta fil-prattika

Għaliex huwa importanti

Mistoqsijiet relatati